请教实际工程中的平方根升余弦滤波器的问题

今天终于讨论方案了，关于平方根升余弦滤波器的FPGA设计，我之前是按照：
每符号周期抽样四次，
平方根升余弦滤波器的抽头阶数32阶，
输出字长8比特。
总工要求：抽头阶数64阶，输出字长12比特。
请教一下有实际工程经验的兄弟们，你们是否认为总工的要求是不是要点太高了？实际工程中有必要这样高的要求吗？

高还是不高最好用仿真数据来说话
如果你觉得你的观点正确,你可以写个matlab程序来给你们总工看