真心请教同步的两个实际问题，谢谢先！

如果发的速率为10MBaud，假设要求接收端的采样率为每个符号周期采样四次。理想情况下，采样时钟正好是40MHz，则通过gardner算法可以正确恢复时钟和符号值。
但是，实际工程中，
1、如果由于采样时钟的不稳定，正好是39.99MHz或40.01MHz，那么这时候恢复出的时钟和符号值则存在误差，请问这种情况怎么处理，是否根据误差值去反馈控制采样时钟？还是有其他的方式来解决这个问题？请有实际经验的前辈指点一下，在实际工程中如何来处理这种问题，谢谢！
2、如果采样时钟的采样时刻离最佳抽样时刻有偏差，这样会引起抗噪能力的下降，是否也需要反馈控制抽样时钟？还是通过gardner定时环路自动调整？应该不是通过后续的载波恢复调整吧？请问这种情况在实际过程中如何来处理？请有实际经验的前辈指点一下，谢谢！

无论gardner也好，平方也好，其他方法也好，其实方法是一致的：
就是有一个模块能够检测采样偏差（相偏，不要求能检测频偏，因为频偏是通过
缓慢变化的相偏体现的），也就是鉴相器。
gardner、平方指的是鉴相方法。
把鉴出来的相位误差可以去控制采样钟，也可以去控制数字插值模块（这个也就是
用数字的办法模拟出采样钟的效果），环路本身既能跟踪补偿相偏，也能跟踪补偿
频偏。

谢谢！
那也就是说，即使采样时钟出现频差和相差，都可以在gardner定时恢复环路中直接得以纠正？不需要再通过环路控制采样时钟。
我一直不敢确定，所以特意请教各位一下。
谢谢！

如果只是为了恢复数据，完全可以让A/D以固定频率自由采样，环路完全在
数字部分实现，通过控制插值点位置来收敛到最佳采样，即使存在频差。
这个毫无疑问。

现在的通信系统基本不会再去调整采样时钟了，即时钟是free running的，有偏差就让它有偏差好了，在数字域做插值滤波处理可以补偿采样钟偏移的问题。

1. 对全数字接收机，接收端采样频率比标称频率略微大写（即过采样），
如40.10MHz，则在采样频率不稳定时保证40.10(1+delta)>40.0MHz.
2. 定时频率和采样时刻的校正在全数据解调模块进行，在定时偏差检测
完成后，通过插值滤波和抽取滤波可以消除采样频率的偏差。
3. 采样偏差的校正可以是Feed forward，常用于突发传输；对连续传输
   采样偏差的校正可以是Feed backward，即DPLL（数字锁相环路）。
  

谢谢！

谢谢！