帮我解答一下opencores关于viterbi 译码的verilog 程序中的方法

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各位兄弟看了opencores 关于viterbi 的verilog程序吗？
我看了之后，觉得它里面没有考虑到路径度量溢出的问题，不知道你们是不是这么认为？还是我理解有误？请帮小弟释疑一下，谢谢！

sigh，是不是又问些过时的东西，大牛都不轻易出招啊，看来只好自己下文献啃。。。。