请教 关于connector pad的阻抗匹配
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SMA launch connector的pad是宽度是16mil，芯片管脚宽度是8到9mil（pitch是16mil），目前是采用线宽8mil，substrate 厚度4mil Rogers4350b（介电常数3.48）控制50ohm阻抗。第三层第四层分别是GND和power。顶层和底层也铺地。
但是connector处的阻抗如何控制？16mil的线宽算了下阻抗大概是32ohm。有什么好办法么。我看别人有在第二层sma的pad下设了一个keepout区，所以sma pad下的第二层是没有铺铜的，然后在第三层的电源层分割出一小片GND 铜（第二层和第三层的距离约为40mil）。这样做是不是相当于16mil pad的参考平面层是位于第三层的GND？我用阻抗计算器算了下，connector处的阻抗还是100多啊。是我计算的方法不对么，不应该简单的以第三层作为参考平面计算阻抗？
我的工作带宽大概是10GHz，SMA connector pad长度218mil，connector到芯片端线长大概是600~700mil。中间没有过孔
另外在SIWAVE仿真中，如果想仿connector到芯片这段传输线包括pad的S参数。在pad处挖空第二层的铜，那么我在设置端口的时候如何设置才能仿到真实的S和TDR 参数？我现在是sma处的port negative设成第三层的Vcc，在芯片处的port negative设成第二层GND。这样仿出来的效果不好，不知道是否设置的原因。
希望大家指教，并且这也是一个很好的讨论topic哈。
但是connector处的阻抗如何控制？16mil的线宽算了下阻抗大概是32ohm。有什么好办法么。我看别人有在第二层sma的pad下设了一个keepout区，所以sma pad下的第二层是没有铺铜的，然后在第三层的电源层分割出一小片GND 铜（第二层和第三层的距离约为40mil）。这样做是不是相当于16mil pad的参考平面层是位于第三层的GND？我用阻抗计算器算了下，connector处的阻抗还是100多啊。是我计算的方法不对么，不应该简单的以第三层作为参考平面计算阻抗？
我的工作带宽大概是10GHz，SMA connector pad长度218mil，connector到芯片端线长大概是600~700mil。中间没有过孔
另外在SIWAVE仿真中，如果想仿connector到芯片这段传输线包括pad的S参数。在pad处挖空第二层的铜，那么我在设置端口的时候如何设置才能仿到真实的S和TDR 参数？我现在是sma处的port negative设成第三层的Vcc，在芯片处的port negative设成第二层GND。这样仿出来的效果不好，不知道是否设置的原因。
希望大家指教，并且这也是一个很好的讨论topic哈。
仿真的设置不行。如果不考虑电源的去耦电容，你这样设置相当于两个port是断路。
可以只设地做参考试试先，实际应该比你这样算出来的阻抗略小
我后来在第三层的电源层SMA pad处割出一块GND铜皮，这样仿真的时候sma处的port negative设成第三层的GND。这样S参数仿真效果大大改善。
我的问题是，实际情况也是在第三层sma pad处割出GND 铜皮比直接铺VCC 铜皮效果好么？还是只是仿真软件不够智能导致的？
我试过SMA PAD处的port negative设在第二层稍远处的gnd，或者表层的GND。效果都不好。
刚接触高速仿真，希望大牛别见笑哈。
你顶层铺地为啥不设在顶层？第二层与第三层的介质厚度应该远大于第二层与顶层的啊。找最近的。地的via要连接好，别出现孤立的铜皮造成开路。
有设在顶层阿，仿出来效果不好
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