请问一下关于多片PLL共参考的问题

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设置一样的话，为什么输出的相位有差别？

大部分PLL输出，固定的只是与参考频率的相位差（也就是固定频率），相位差本身可能是任意值，取决于环路参数
不要说是板上同一型号芯片，就算是同一块芯片上共参考的架构相同的不同PLL，或者同一PLL的不同输出频率，分频器环路滤波器鉴频鉴相器等等各个子模块的参数都不同，最后环路参数自然不可能完全相同。。。

理论上相位是一样的，现实中会有offset，所以要用锁相环来保证频率一致；也是现实中
为什么用锁相环不用锁频环的原因，因为你仅仅是想要一个频率，理论上锁频环就足够
了，但是用锁频环的话，频率就会有offset，连频率都不能保证一致了，而用锁相环虽然
相位有offset，但是freq=d phase/ dt就没有频率误差了；

你用的PLL内部是PFD(鉴频鉴相器）还是仅仅是鉴相器(PD) 对于PFFD，可以设定环路锁定后的输出相位，但是仍旧会有一些偏差。如果是PDD，则只能保证频率没有误差，相位误差是必须的。

谢谢大家的回答
还有1个附加问题
1、一旦锁定，这个相位差会不会漂，漂的范围会不会超过2 π
2、超过2 π的概率多高，主要跟什么有关？

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