请教高人关于用FPGA设计DVB－S中的问题

最近在看一篇关于《Design of a dvb-s receiver in fpga》的文章，里面提到的中频，采样频率和传输的数据码率不相同，假设中频为36M，AD为28.8M，码率为6.875M，那么现在就根据《Interpolation in digital modems》的两篇论文来实现
Rate convert,系统的框图是在下面，ts指AD的速率，t指的是码率，那么如果用一个28.8M的晶振来提供ad速率，可后面的码率用fpga的话岂不是还是要用里面的pll分频之类的方法来实现？那做插值的意义何在？希望做过这方面研究的高手帮我解惑

从图中可以看出AD的时钟是自由振荡的，时钟有一定的频率稳定度，这样采样时钟不可
能是理想的28.8M,这就会造成定时误差，所以要用到插值滤波器来补偿，后面模块的定
时误差估计和环路滤波就是输出定时误差值，那个NCO就根据这个误差值产生正确的时钟
来控制插值滤波器

但是采样时钟和码率是不匹配的，Interpolation in digital modem提到插值滤波器的
另外的作用应该是提供速率变换，而且后面的环路滤波模块，如果用fpga实现
那always（posedge clk），这其中的clk按图所示，就应该是6.875，这难道要用pll
来分频实现？

AD采样时钟不需要和码率时钟匹配，也不需要用其中一个时钟做PLL来分频得到另外一个时钟。
interpolation filter就是用来做这个采样率转换的。

请教一下:这个速率一般是用每一个有效数据伴一个使能信号.还是生成一个新的时钟来控制的.
可能我说得不清楚.就是一般单时钟设计,还是多时钟?