ADS Mom仿真中基片厚度设置问题

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对CMOS基片建模，我选择thick conductor，其中选择up expansion，根据help文档中的示意图（如图所示），那么金属的厚度其余部分会填充与上层dielectric相同的介质参数，那么问题是其余没有是使用的金属层是否也会被自动填充与金属层相同厚度的die了呢？具体举个例子，比如；CMOS有6层金属，我在仿真中仅使用了M6层，在基片中也对其他金属层做了设置，以M3层为例，比如M3-M4层的die厚度为1um，M3层的金属厚度为0.3um，那么我设置die的厚度是按照0.7um设置还是1um设置。
在help文档中我看到了下面的一个note：Extra internal metallization layers are automatically added in Momentum to model the currents on all four sides of the finite thickness conductor.不是很懂，请大家看看，谢谢了先。

你的线宽多少？其实0.3um的厚度应该足以满足微带线的近似条件了
至于up or down，我觉得0.3um的空间，不管是空气还是填充介质，对其他层的影响应该不大吧
你最好把各种设置的仿真结果都做一下，再和测试结果比对

这个是CMOS中的基片设置，我做了一下仿真，感觉差距不小，因为die越薄，意味着金属距离导性基片越近，那么损耗就越大

我印象中die越薄无源器件的损耗越小

这里die我是把dielectric layer简写了

CMOS衬底背面不是地，不存在对地耦合，只是Si会存在较大的衬底泄漏
.55

你举的例子里面应该设定oxide dielectic为0.7um
没有金属的oxide dielectric层应该设定完整的厚度
那个note的意思是说thick conductor模型中导体的损耗会通过自动创建的围绕导体四周的导体sheet来建模，就像IE3D中thickness模型一样，IE3D的appendix中专门有一篇讲这个东西，如果你用过IE3D的话就不难理解

除了影响损耗，金属较厚时对interwinding capacitance的预测也会产生较大影响，进而影响对on-chip spiral inductor的SRF的预测

但很多时候芯片COB封装到PCB上时，衬底会和PCB板上的金属地导通
所以很多EM simulator仿真on-chip spiral inductor的例子都设置了地板

做了仿真对比一下，觉得你这个做法应该是比较正确的，但是那样对基片改来该去的，重新仿真，也是ADS设计的一个不方便之处，谢谢大家了。

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