基于DDS驱动PLL结构的宽带频率合成器设计

05-08

结合数字式频率合成器(DDs)和集成锁相环(PLL)各自的优点，研制并设计了以DDS芯片AD9954和集成锁相芯片ADF4113构成的高分辨率、低杂散、宽频段频率合成器，并对该频率合成器进行了分析和仿真，从仿真和测试结果看，该频率合成器达到了设计目标。该频率合成器的输出频率范围为 594～999MHz，频率步进为5Hz，相位噪声为-91dBc。

DDS的参考信号由晶振产生，其频率为fref。DDS输出的信号频率为fDDS，频率值由频率控制字(FTW)控制。锁相环(PLL)的参考信号由 DDS的输出信号驱动。VCO的输出频率由PLL芯片的电荷泵(CP)输出，并通过低通滤波器(LPF)后控制。频率合成器的输出信号为VCO的输出信号。该频率合成器通过单片机提供控制信号，以改变DDS中FTW和PLL的分频比。
电路实现
对于DDS模块，采用了AD9954芯片产生低频参考信号。AD9954是ADI公司最新的AgiIeRF合成器，具有32位的频率控制字。在400MHz的时钟频率下，输出频率分辨率可以达到约4．7×10-5Hz，具有14位可编程移相单元。芯片采用了先进的：DDS技术，内部集成14位的高性能DAC。该DAC 具备优秀的动态性能，相位噪声优于-120dBc／

PLL模块在该设计结构中尤为重要。在此采用ADF4113锁相环芯片。ADI公司研制的数字锁相频率合成器ADF4113，最高工作频率可达 4GHz，主要应用于无线射频领域，用以构成数字锁相环，锁定某一频率。该电路内部资源主要包括可编程的模分频器：8／9，16／17，3z／33，64／65；可编程的14位参考频率分频器；可编程的射频信号分频器；3线串行总线接口；模拟和数字的锁定状态检测功能。该芯片的最高鉴相频率达到55MHz，芯片的底噪为-171dBc／

电路分析与仿真
为了分析和评估提出的频率综合器性能，采用ADISimPLL软件对该方案的相位噪声模拟仿真。仿真结果如图4，图5所示。这里给出频率为810MHz，环路带宽为120kHz的相位噪声仿真图形以及锁定时间图形，从图中可以看出，该方案满足了设计目标的要求。

本帖非原创，但是觉得写的蛮好的。如需继续阅读，请点击：http://rf.eefocus.com/article/id-DDSPLL?p=1

LZ 你知道帖子是谁写的吗
ID都木有,,,,

感谢分享，非常不错

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