Re: 关于CDR方面的问题，这里有兄弟清楚么？

        客户要求不能使用SerDes或者CDR芯片，必须在FPGA内部实现纯数字的时钟和
        数据恢复（可利用FPGA的PLL）。输入信号是NRZ编码的，经过了扰码，可携带
        一定程度上的时钟信息（但可能出现连续4个周期以下的'0'或'1'）。
        我需要找到一个Phase Detector算法，能够比较本地时钟和输入信号的相位差
        然后控制内部PLL的相位delay line，或者外部的VCO+环路滤波器，问题是：
        输入信号是NRZ编码的（不是时钟），可能在前后两个周期内没有信号变化，
        这样Phase Detector可能会给出错误的鉴相结果。
        

modified hogger pd
但这种pd不能鉴频，你要能保证vco先振到捕获范围以内，

    谢谢！我准备给PD一个参考时钟。兄台能简要介绍一下Bang-Bang PD,
    Alexander PD, 以及Hogger PD么？

pd分两种，bang-bang和linear pd
alexander pd属于bangbang pd, hogger 属于linear pd
bangbang 对输入patern敏感,会产生很多jitter,
linear pd会好一些．
modified hogger是在hogger pd基础上修改得到，
对连续的0和1信号不动作，因此对输入的patern不敏感，
你可以到ieee上搜一些文章看他们的具体的工作原理．

    问题就是我无法访问IEEE，本来在google上搜到不少经典论文，点击之后发现需要购买，郁闷....
    不过我怎么觉得Bang-Bang PD对data pattern不敏感呢？有些论文里面说是“less sensitive to data patterns but high output jitter”。此外对于Alexander PD，可以有个hold输出状态来实现“maintain VCO frequency even when no data transition”。