有什么办法可以减小CMOS中的eddy current所带来的损耗
12-11
现在我正在设计的一个transformer，我大幅度的减小了器件尺寸，大概只有400*400um2的样子，但是随之而来的问题就是eddy current的增加，带来了严重的损耗，大家有什么办法减小这个损耗吗？谢谢
patterned ground在不是非常高的频率下应该很有效，但是问题是好像一般的EM solver不能仿真到这个结构，有人用工具分析过吗？
那么带来多少改善呢？谁知道？我的工作频率是2.4GHz
这个应该很有效，具体的可以搜索PGS，看看文章，但是也有人说这个效果不明显的...
有人在衬底上做反相pn节
嗯，可以看看这两篇文章：
On-chip spiral inductors with patterned ground shields for Si-based RF ICs
Q-enhancement of spiral inductor with N/sup +/-diffusion patterned ground shields
能贴一下这两篇paper吗？
不好意思啊，老兄，我刚才把这两篇文章发到● CST中如何设置不同的阻抗端口 (156)帖子上去了，麻烦你到那个帖子下，照着两篇文章吧。
看到了
谢谢
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