I2C时钟上升时间问题

I2C时钟上升时间问题

I2C有三种模式，不同模式下对上升沿的要求不一样，比如快速模式下的上升沿要求最大值300NS，而上拉电阻和等效配合所选用外围I2C器件的引脚的等效电容以及PCB的等效电容等决定了上升时间，所以换了电阻会对上升时间会有影响！

原理图如上，换电阻是两个一起换的2.2K，另外为什么单纯的加大电阻上升时间就会变小呢，求解！

I2C时钟上升时间问题

还是上电路图吧。
如果单纯的加大上拉电阻的话上升时间应当是变小的。

从以上两幅示波器的图来看，可能是你把DATA上的电阻从1K换成了2.2K，而SCL线上的从2.2K换成了1K，你最好是再仔细检查一下，每焊一颗电阻，最好是用万用表先量一个阻值看对不对。

以下是我以前回另外一个坛友的，不知道对你有没有帮助。
上拉电阻的选用，要看I2C工作在那种模式，通常分为三种模式即：Standard-mode,Fast-mode,Fast-mode Plus,工作的最大频率分别为100KHz,400KHz,1MHz,上拉电阻会影响I2C波形上升沿的时间（从0.3VDD到0.7VDD的时间），以上三种模式对上升沿时间要求的最大值分别为：1000ns,300ns,120ns.
根据以上I2C的规范要求，我们要选用合适的上拉电阻，以配合所选用外围I2C器件的引脚的等效电容以及PCB的等效电容等，再由RC的时间常数关系，即可估算出上拉电阻的阻值，而一般I2C网络上的等效电容很难测算，因此，可以在试验中，用替换上拉阻的办法来检验I2C波形的上升沿是否符合I2C规范要求。
上拉电阻的大小，对等效电容影响甚微，可以忽略。

上升时间相当于是给总线的等效电容充电的时间，问题是仅仅换了上拉电阻会影响这个等效电容吗?如果有影响，是怎么影响到，期待高人解惑！

是不是I2C总线上挂的功能模块有变动导致负载电容减小导致的

是不是I2C总线上挂的功能模块有变动导致负载电容减小导致的

如10楼所述，信号的上升时间跟RC常数有关，由于上拉电阻对等效电容的影响甚微，故此，R增大，将导致RC增大，那么上升时间也会增大，正常的规律应该是增大上拉电阻会增加信号上升时间

是否为IO口模拟的IIC呢?

不明白

从图片看SDA 信号上升沿时间变化不明显， SCK 变化很明显。按照RC 充电来讲，如果测量图没有错，只能说明RC的值降低了， parasitic CAP 下降导致的?

不好意思，我做软件的，硬件不大懂，只是和大家交流下！

记得大学里模拟电路上，好想上升时间和RC的倒数成正相关关系！故电阻增大，上升时间变小！附：http://baike.baidu.com/view/2956484.htm

BSC1CLK和BSC1DAT的power domain是哪个电压?是否供上了，查一下。