晶振上下两层为什么挖空，且不能走线

这位老兄所言即是。

怎么没有人回答啊

减小对GND的寄生电容,保持负载电容的恒定.

挖空没必要，包地则可

看这种PCB，可以感觉是新手走线，大概是为了避免在OSC下走线，然后把OSC下面的区域设置为KEEPOUT，然后在flood后就变成一个铜皮被挖空区域。
然则，挖空并不能抑制晶振EMI的对外干扰，一些公司的内部PCB规范都要求OSC区域尽量包地，而在设计选料上，可以选4个PIN的有金属屏蔽的晶振。这样设计上的考虑能解放PCB LAYOUT的难度。
什么对GND的寄生电容，我倒没想到这么玄的地步

3楼正解，尤其是对于晶体，要控制对地的寄生电容。挖空是为了考虑这一点，至于不走线，除了寄生电容之外，还有干扰的考虑。楼上的可以看看各大Transcevier产家的AN和参考设计，就知道这么lay板并不是新手的走线，而是必须的要求，一般如果是用的DCXO，要保证晶体到地的距离大于250um，所以一般都要挖掉一层到两层来达到要求。至于寄生电容对与输出频率的影响有很具体的公式，网上都可以找到的。

7楼兄弟解释的对

同意7楼兄弟观点，偶也一直这么看的

6楼不懂装懂。

晶振的走线也可走在表层,然后加屏蔽照就OK！如果走在中间层的话,可在走线上下两层铺地,这时是有寄生电容,也可计算出来的,然后在决定晶振的负载电容要多大的.不过我个人决得,不管是挖空还是走线上下左右铺地,只要能满足要求就行了,不必刻意追求.

OSC只是一个频率起震器,IC内部有PLL精确稳频
如果只靠外部2个电容来稳定?岂非可笑?
看一些电路,如果上到几十MHZ的频率,外部2个电容可以去掉,因为此外部电容的要求并不严格,寄生电容的偏差不会对PLL的稳定有影响(OSC有绝对影响,而外电容则并非如此)
如果10楼不服气,当我在bullshit,那么...
再来看32.768KHZ的RTC晶振,我把27pF电容换22pf,或者33pF,一样走时准确(可以用示波器量下)！你可以实验一下,即使PCB布线的寄生电容可以达到如此大的偏差(事实上可能吗?),都没有关系！
玄学专家都在忽悠,而都不是给出具体的可操作的实际方法,那么,继续忽悠

天线弹片(ANTENNA SPRING)是为了发射,当然是要镂空铜皮,你CLK信号也要发射?

首先说明纯技术讨论，楼上的兄弟不要急。
第一，你需要可操作的实际方法，那就以Silicon lab 的Transceiver Si4210为例，有专门的application note AN152-SELECTING A CRYSTAL FOR AERO®II DESIGNS 供参考，同时有一个EXCEL的文档专门计算寄生电容及其他参数是否会导致设计失效供参考，我想Silicon labs的Transceiver很多大厂都有用过，你应该也比较容易找到这些文档来看到可操作的实际方法。当然，我记得MTK也有一份RF layout 的PPT有谈到这个，如果你是有LICENSE的MTK方案用户，也可以找他们拿到。
第二，我们这个讨论大多针对DCXO模式，同时主要是指26MHz或13MHz的Crystal的Layout来谈。这里是射频版，所以32.768K 并不在主要考虑之列。32.768K相邻层挖不挖空确实无大碍。
第三，寄生电容的坏处常常并不是直接表现在令你的Crystal无法起振，而是导致你AFC的可调范围变小。因为我默认大家都在讨论的是RF的VC-TCXO或者使用DCXO时的Crystal的layout,要注意GSM标准中 0.1 ppm的频率精度要求不靠AFC是无法达到的
第四，测量输出频率的精度如果你要求看到多少多少PPM用示波器是无法做到的，用示波器只能看个波形和大致频率，如果你要测量是否满足精度要求应该用频率计数器，对于示波器，就算测量32.768K的RTC时钟，200个PPM的偏差都看不出来的。当然，也有可能是现在有足够好的示波器可以量到很准的频率，这一点请指教。（当然，如果Agilent有，可以告知哪个型号最好了）。

另外以下这段说明是从AERO®II TRANSCEIVER DESIGN GUIDE 中截出来的，供参考，示范Layout我不知道怎么贴图，没法放上来了。 另外，我同意你对寄生电容量级的说法，没有那么大，一般一个脚的寄生电容应该在1-2pF 左右。
3.2.1. DCXO Crystal PCB Layout
The crystal should be placed close to the IC and not
near the power amplifier. The ground plane should
also be removed to at least 250 μm below the crystal
to minimize the stray loading capacitance of the
device pads. Use the crystal vendor's
recommended PCB footprint. Figure 7 illustrates
the recommended PCB layout.

是的，我们要求的不是只要能起振就行了的，关键是频率调谐范围。
我跟一些26MHZ的晶体供应商讨论过，对寄生电容的要求还是比较严格的。
起码有一点，就是我们用load capacitance为7.4pF的换为8pF的，就会发现频率校准数据会明显不同，调谐范围会出现比较大的变化。并且晶体下面掏空的层数对频率校准数据也有一定的影响，这个做过试验的。
个人看法，请高人指正。

1. LAYOUT APP NOTE都类似
2. 主题并没有限制RF 还是RTC的晶振,既然是分析透彻,就不需要用排除法来区别看待.如果只是说PCB LAYOUT,哪怕是RTC晶振都应该符合1的APP NOTE.不管如何,挖空都是需要避免的.
3. 寄生电容能够大到另OSC无法震荡?所以你在驳一个不可能出现的情况,我说过了AFC靠IC里面的PLL,不是靠LOAD CAP,LOAD CAP给出一个适合OSC起震的环境.
4, 200个PPM就是200/100,000=1/500;那么32.768K/500=65.536,32.768K+-65.536/2~=32.735~32.801K的精度,不变有效位数只到KHZ,示波器足够可以测到RTC 200PPM的频率漂移
另外,如果你有ORCAD档的原始设计电路图,请看一下负载电容的属性里面,Description是否是选用NPO[/COLOR](+-5%)的电容?我一般选X7R[/COLOR](+-10%)足矣.
而寄生电容在同一批次洗板的PCB中几乎是相同的,还不如电容温漂的影响大,况且此寄生电容数值是固定的\已知的,把此影响无限扩大就显得对设计的不自信,岂非舍本逐末?
有些IC没有内部PLL,需要外接CLK_IN,这样,就只能接有源晶振,此时对负载电容的要求严格些.但主题并非是谈论负载电容的选取方法,而是某RD提出的寄生电容的说法.个人不以为然

射频里面上，频率精准度都是要拿频谱仪量才对的，示波器只是辅助，频率不准的，主要是看电平和波形如何。电容对频率精准度影响是非常大的！不信拿频谱仪量量看?！在wifi的板子上是这样，GSM也一样吧！

我觉得这个问题其实已经讲清楚了，因为该帖子的主题是“为什么晶体底下要挖空，且不能走线”，我所提到的几个具体文档并不是泛泛的在谈什么LAYOUT规则，而是定量的计算和分析寄生电容对系统设计的影响，如果可以，我想aquasnake兄弟找到看看后再讨论会比较有帮助，另外不知道aquasnake兄弟做的是哪个手机RF方案，就像16楼所说的，做简单的实验就可以了解寄生电容对AFC调谐范围，系统校准和手机RF指标的影响。
此外，纠正一下计算的错误
4, 200个PPM就是200/100,000=1/500;那么32.768K/500=65.536,32.768K+-65.536/2~=32.735~32.801K的精度,不变有效位数只到KHZ,示波器足够可以测到RTC 200PPM的频率漂移
PPM是百万分之一，所以200 PPM =1/5000 32.768 K/5000 = 6.55 Hz 有效位数需要至少到Hz,而不是到KHz ，我用过的示波器是达不到的。

我来插句话, 一般这种类型的layout原则是挖到不能挖为止. 所谓不能挖为止,是说在保证osc与下面trace之间有地的情况下, 尽量能多挖一些.而且osc下面的地,要和TC的地有短而直接的大面积回流路径.
为什么这么说?是因为IC工艺特点,现在外挂crystal的IC的振荡器基本是皮尔兹形式的,地是反馈的路径！
至于说地的寄生电容会影响调谐范围, 确实有影响,而且是作为osc的电容负载存在,可能拉低osc的输出幅度,同时降低Q值和相噪性能.但是一般都在可以容忍的范围之内.相对来说,osc下面有走线,才是不能容忍的.
此外, 26M是可以校正的,一般平台也提供了粗调的功能,不大会存在不准的情况.
真正的设计,很多时候只是在做一种权衡....

兄弟,osc是为pll提供ref源, 稳定性的需要是一定的, 外部的两个电容对反馈增益, 振荡频率都有影响的, 具体可以去研究一下colpitt, pierce振荡器.
对于32.768KHZ, 这样的改动可能确实看不出来,不过实际上是存在的.

呵呵少算了个0,但也不是你说的保持在个位数,实际上是10位数保持,因为个位数是变化的,也就是能精确到10HZ.
你自己看DSN档的电容精确度,我也不想再深入,可能你我的依据不同.
如果你还是坚持"晶振底下挖空"是正确的,那也没必要再继续,你的APP NOTE上明显就是说 PAD 与GND PLANE的间距不小于250um,说明还是要包地,只是间距注意
但是即使是<250um(10mil)的间距,只是影响了负载电容的容值,负载电容选取有10%的精度余量.我想我说的够透彻了.
平台方面你有的资料我大都有,包括 .DSN,.SCH,.PCB原文档

我是新手，但已看出aquasnake是泛泛之辈。

同意7楼的意见！

根据20楼而言：”至于说地的寄生电容会影响调谐范围, 确实有影响,而且是作为osc的电容负载存在,可能拉低osc的输出幅度,同时降低Q值和相噪性能.但是一般都在可以容忍的范围之内.相对来说,osc下面有走线,才是不能容忍的.”，那我测量到的OSC 19.5MHz的输出振幅只有1.3V左右是因为没有挖地造成的咯?我还一直在想，振幅怎么会这么小呢！

同意20楼的说法。在很多的低端产品中，受pcb层数等等的限制，也不是说非要把晶振周围的地挖空，它毕竟和射频发射、接收线有所区别。很多晶振产品本身也会考虑这方面的问题。但是,四周不可走线，且要用地包围则是必须的，除非芯片本身有缺陷，不能够做到完全用地包围。

看这种PCB，可以感觉是新手走线，大概是为了避免在OSC下走线，然后把OSC下面的区域设置为KEEPOUT，然后在flood后就变成一个铜皮被挖空区域。
然则，挖空并不能抑制晶振EMI的对外干扰，一些公司的内部PCB规范都要求OSC区域尽量包地，而在设计选料上，可以选4个PIN的有金属屏蔽的晶振。这样设计上的考虑能解放PCB LAYOUT的难度。
什么对GND的寄生电容，我倒没想到这么玄的地步

3楼正解，尤其是对于晶体，要控制对地的寄生电容。挖空是为了考虑这一点，至于不走线，除了寄生电容之外，还有干扰的考虑。楼上的可以看看各大Transcevier产家的AN和参考设计，就知道这么lay板并不是新手的走线，而是必须的要求，一般如果是用的DCXO，要保证晶体到地的距离大于250um，所以一般都要挖掉一层到两层来达到要求。至于寄生电容对与输出频率的影响有很具体的公式，网上都可以找到的。

7楼兄弟解释的对

同意7楼兄弟观点，偶也一直这么看的

6楼不懂装懂。

晶振的走线也可走在表层,然后加屏蔽照就OK！如果走在中间层的话,可在走线上下两层铺地,这时是有寄生电容,也可计算出来的,然后在决定晶振的负载电容要多大的.不过我个人决得,不管是挖空还是走线上下左右铺地,只要能满足要求就行了,不必刻意追求.

OSC只是一个频率起震器,IC内部有PLL精确稳频
如果只靠外部2个电容来稳定?岂非可笑?
看一些电路,如果上到几十MHZ的频率,外部2个电容可以去掉,因为此外部电容的要求并不严格,寄生电容的偏差不会对PLL的稳定有影响(OSC有绝对影响,而外电容则并非如此)
如果10楼不服气,当我在bullshit,那么...
再来看32.768KHZ的RTC晶振,我把27pF电容换22pf,或者33pF,一样走时准确(可以用示波器量下)！你可以实验一下,即使PCB布线的寄生电容可以达到如此大的偏差(事实上可能吗?),都没有关系！
玄学专家都在忽悠,而都不是给出具体的可操作的实际方法,那么,继续忽悠

天线弹片(ANTENNA SPRING)是为了发射,当然是要镂空铜皮,你CLK信号也要发射?

首先说明纯技术讨论，楼上的兄弟不要急。
第一，你需要可操作的实际方法，那就以Silicon lab 的Transceiver Si4210为例，有专门的application note AN152-SELECTING A CRYSTAL FOR AERO®II DESIGNS 供参考，同时有一个EXCEL的文档专门计算寄生电容及其他参数是否会导致设计失效供参考，我想Silicon labs的Transceiver很多大厂都有用过，你应该也比较容易找到这些文档来看到可操作的实际方法。当然，我记得MTK也有一份RF layout 的PPT有谈到这个，如果你是有LICENSE的MTK方案用户，也可以找他们拿到。
第二，我们这个讨论大多针对DCXO模式，同时主要是指26MHz或13MHz的Crystal的Layout来谈。这里是射频版，所以32.768K 并不在主要考虑之列。32.768K相邻层挖不挖空确实无大碍。
第三，寄生电容的坏处常常并不是直接表现在令你的Crystal无法起振，而是导致你AFC的可调范围变小。因为我默认大家都在讨论的是RF的VC-TCXO或者使用DCXO时的Crystal的layout,要注意GSM标准中 0.1 ppm的频率精度要求不靠AFC是无法达到的
第四，测量输出频率的精度如果你要求看到多少多少PPM用示波器是无法做到的，用示波器只能看个波形和大致频率，如果你要测量是否满足精度要求应该用频率计数器，对于示波器，就算测量32.768K的RTC时钟，200个PPM的偏差都看不出来的。当然，也有可能是现在有足够好的示波器可以量到很准的频率，这一点请指教。（当然，如果Agilent有，可以告知哪个型号最好了）。

另外以下这段说明是从AERO®II TRANSCEIVER DESIGN GUIDE 中截出来的，供参考，示范Layout我不知道怎么贴图，没法放上来了。 另外，我同意你对寄生电容量级的说法，没有那么大，一般一个脚的寄生电容应该在1-2pF 左右。
3.2.1. DCXO Crystal PCB Layout
The crystal should be placed close to the IC and not
near the power amplifier. The ground plane should
also be removed to at least 250 μm below the crystal
to minimize the stray loading capacitance of the
device pads. Use the crystal vendor's
recommended PCB footprint. Figure 7 illustrates
the recommended PCB layout.

是的，我们要求的不是只要能起振就行了的，关键是频率调谐范围。
我跟一些26MHZ的晶体供应商讨论过，对寄生电容的要求还是比较严格的。
起码有一点，就是我们用load capacitance为7.4pF的换为8pF的，就会发现频率校准数据会明显不同，调谐范围会出现比较大的变化。并且晶体下面掏空的层数对频率校准数据也有一定的影响，这个做过试验的。
个人看法，请高人指正。

1. LAYOUT APP NOTE都类似
2. 主题并没有限制RF 还是RTC的晶振,既然是分析透彻,就不需要用排除法来区别看待.如果只是说PCB LAYOUT,哪怕是RTC晶振都应该符合1的APP NOTE.不管如何,挖空都是需要避免的.
3. 寄生电容能够大到另OSC无法震荡?所以你在驳一个不可能出现的情况,我说过了AFC靠IC里面的PLL,不是靠LOAD CAP,LOAD CAP给出一个适合OSC起震的环境.
4, 200个PPM就是200/100,000=1/500;那么32.768K/500=65.536,32.768K+-65.536/2~=32.735~32.801K的精度,不变有效位数只到KHZ,示波器足够可以测到RTC 200PPM的频率漂移
另外,如果你有ORCAD档的原始设计电路图,请看一下负载电容的属性里面,Description是否是选用NPO[/COLOR](+-5%)的电容?我一般选X7R[/COLOR](+-10%)足矣.
而寄生电容在同一批次洗板的PCB中几乎是相同的,还不如电容温漂的影响大,况且此寄生电容数值是固定的\已知的,把此影响无限扩大就显得对设计的不自信,岂非舍本逐末?
有些IC没有内部PLL,需要外接CLK_IN,这样,就只能接有源晶振,此时对负载电容的要求严格些.但主题并非是谈论负载电容的选取方法,而是某RD提出的寄生电容的说法.个人不以为然

射频里面上，频率精准度都是要拿频谱仪量才对的，示波器只是辅助，频率不准的，主要是看电平和波形如何。电容对频率精准度影响是非常大的！不信拿频谱仪量量看?！在wifi的板子上是这样，GSM也一样吧！

我觉得这个问题其实已经讲清楚了，因为该帖子的主题是“为什么晶体底下要挖空，且不能走线”，我所提到的几个具体文档并不是泛泛的在谈什么LAYOUT规则，而是定量的计算和分析寄生电容对系统设计的影响，如果可以，我想aquasnake兄弟找到看看后再讨论会比较有帮助，另外不知道aquasnake兄弟做的是哪个手机RF方案，就像16楼所说的，做简单的实验就可以了解寄生电容对AFC调谐范围，系统校准和手机RF指标的影响。
此外，纠正一下计算的错误
4, 200个PPM就是200/100,000=1/500;那么32.768K/500=65.536,32.768K+-65.536/2~=32.735~32.801K的精度,不变有效位数只到KHZ,示波器足够可以测到RTC 200PPM的频率漂移
PPM是百万分之一，所以200 PPM =1/5000 32.768 K/5000 = 6.55 Hz 有效位数需要至少到Hz,而不是到KHz ，我用过的示波器是达不到的。

我来插句话, 一般这种类型的layout原则是挖到不能挖为止. 所谓不能挖为止,是说在保证osc与下面trace之间有地的情况下, 尽量能多挖一些.而且osc下面的地,要和TC的地有短而直接的大面积回流路径.
为什么这么说?是因为IC工艺特点,现在外挂crystal的IC的振荡器基本是皮尔兹形式的,地是反馈的路径！
至于说地的寄生电容会影响调谐范围, 确实有影响,而且是作为osc的电容负载存在,可能拉低osc的输出幅度,同时降低Q值和相噪性能.但是一般都在可以容忍的范围之内.相对来说,osc下面有走线,才是不能容忍的.
此外, 26M是可以校正的,一般平台也提供了粗调的功能,不大会存在不准的情况.
真正的设计,很多时候只是在做一种权衡....

兄弟,osc是为pll提供ref源, 稳定性的需要是一定的, 外部的两个电容对反馈增益, 振荡频率都有影响的, 具体可以去研究一下colpitt, pierce振荡器.
对于32.768KHZ, 这样的改动可能确实看不出来,不过实际上是存在的.

呵呵少算了个0,但也不是你说的保持在个位数,实际上是10位数保持,因为个位数是变化的,也就是能精确到10HZ.
你自己看DSN档的电容精确度,我也不想再深入,可能你我的依据不同.
如果你还是坚持"晶振底下挖空"是正确的,那也没必要再继续,你的APP NOTE上明显就是说 PAD 与GND PLANE的间距不小于250um,说明还是要包地,只是间距注意
但是即使是<250um(10mil)的间距,只是影响了负载电容的容值,负载电容选取有10%的精度余量.我想我说的够透彻了.
平台方面你有的资料我大都有,包括 .DSN,.SCH,.PCB原文档

我是新手，但已看出aquasnake是泛泛之辈。

同意7楼的意见！

根据20楼而言：”至于说地的寄生电容会影响调谐范围, 确实有影响,而且是作为osc的电容负载存在,可能拉低osc的输出幅度,同时降低Q值和相噪性能.但是一般都在可以容忍的范围之内.相对来说,osc下面有走线,才是不能容忍的.”，那我测量到的OSC 19.5MHz的输出振幅只有1.3V左右是因为没有挖地造成的咯?我还一直在想，振幅怎么会这么小呢！

同意20楼的说法。在很多的低端产品中，受pcb层数等等的限制，也不是说非要把晶振周围的地挖空，它毕竟和射频发射、接收线有所区别。很多晶振产品本身也会考虑这方面的问题。但是,四周不可走线，且要用地包围则是必须的，除非芯片本身有缺陷，不能够做到完全用地包围。

你真是不懂装懂，曾经我调一个32K的晶振，18p误差能过，15p和22p电容，误差就不过，你差那么多还准确?起振到是没问题。估计你们做的板子都是美什么要求的，不需要做测试吧。

看到这个帖子讨论的这么激烈，我也谈谈自己的看法，首先想说看大家的讨论，发现几位在RF方面都是比较资深的，有些人基于实践有些人基于理论有些人基于别人的指导或者自己的学习。大家只是按照自己的了解谈自己的看法，这个肯定会有偏差，所以我觉得还是把这个气氛搞平和一点。说明下，我很菜，就是说说看法，没指教的意思。
对于晶振地下的挖地，确实看过很多APP NOTES 说是要挖的，而且像NOKIA确实是遵循这样的原则，晶振一直挖到主地，而地在表层是不和表层地相连，而是直接打到主地上。挖到主地应该就是减小寄生电容的影响，表层不连地直接连到主地也是防止对其他器件的干扰，毕竟这是个很大的辐射源。这样挖了下面肯定也不能走线了。
但是其他公司的方案就不见得一样了，我现在用的没有遵循上面任何一条，第二层就是地了，第三层就开始走线了。而晶振的地也是直接连到了表层的地上。我还有点怀疑这样的设计，但是结果并不差，无论是频率误差还是其他的什么指标。所以这个东西很难去很定量的分析，也不能说怎么设计就是对的，现在板子空间有限，尤其是智能机，所以这样的设计节省了空间，性能也能得到保证。所以这个东西还是看具体情况吧，大家继续讨论吧，这个主题不错。

还有，时钟线包还是肯定都是包的。
好久都没看到值得出来讨论讨论的帖子了，希望论坛前段时间的氛围能快点回来

我来发表我的意见。
总的，被你们说的太玄乎了。
正常情况下，加不加都一样。
1.为什么有的人说要加，因为晶振电路起振，正常工作时，它是电压式的充放电，从芯片级来讲，它的峰峰值电平会到1V到3.3V之间，如果芯片内部晶振电路做得不好，晶体的振荡谐波分量会很高，这个谐波高次频率就落在带内。无论如何晶体这一片地的面积上都会有这个干扰，如果下面或附近有走线，或者附近别的靠近的pin或走线，它们都是同一个参考地，耦合到关键电路，就会造成干扰。
2.跟电容的精准度有关，这个说法是错误的。PLL的频率是固定精准的，它的频偏只跟你晶晶体的频偏和两个电容有关。比如说晶体频偏20ppm,如果芯片PLL是是整除N的话。PLL频偏20ppm*N.
实际生产时，所用的晶体和电容都有差异，所以匹次都可能不一样。
如果负载电容没有20pF的margin的话，这样的芯片就根本不能用。
如果负载电容过小过大，自然不会起振。一般正常芯片都会做到4pF to 55pF.
取中间值是因为高低温有一定温飘。
有的则是根据某一固定ppm的晶体调好的电容，这个时候PLL频率和理论值非常接近。

包地不包地，挖不挖空，主要看芯片的敏感度。
包地的场合，一般多为晶体的谐波电压场比较大，是因为希望这个电压场能有个很好的场面积，希望主要能量全部控制在这一区域。如果天线的方向性刚好能够在这方向有较好的吸收，或者RF信号输入有较长的走线容易耦合的话，包地是最好的，离晶振电路越远它的电磁j能量就越小。
不包地的场合，一般多为晶体充放电的电流较大,是因为希望有较小范围的地平面被干扰到。地面积越小，地上所产生的电场越小，干扰能量越小。如果附近有对RF性能有比较敏感的走线，就需要这样的case应用了。

时钟线为什么要包呀。
如果你时钟线上根本没有接收频段的干扰谐波，这个包地无所谓的。
当然这个是理想状态，一般正常的时钟clk是失真的，不是理想的sine wave.

3. 寄生电容能够大到另OSC无法震荡?所以你在驳一个不可能出现的情况,我说过了AFC靠IC里面的PLL,不是靠LOAD CAP,LOAD CAP给出一个适合OSC起震的环境.

老兄，AFC控制的是一个变容二极管，改变的就是load cap。
PLL要你的AFC信号干嘛?怎么用?别想当然了。

时钟信号的幅度还是比较大的，如果你不好好处理下，你怎么保证EMC性能是好的呢
至少我是肯定会把时钟线保护好的，甚至晶振的供电也包了

上面都说了哦，如果没有在接收频带内的对此接收系统的干扰，不用包。所以EMC就是不成问题。
比如说窄带，算gsm的调制好了，如果在接收频段内它一个小的谐波都会对它造成干扰。因为它的解调门限是6dB.
比如说宽带，算OFDM,8MHz带宽调制信号，如果同样等同power的单谐波,就不会造成干扰，因为8MHz积分的noise power就可能比这个谐波还要高。

主要是我并不能预测干扰信号所以在设计时就都包上了。反正空间还是有的。
还有想问下，在宽带解调的时候，你说这个谐波要比8M的噪声积分还要低。如果8M 单纯的积分噪声的话也大致才-105dBm，一般这个谐波肯定要比这个高吧?

你说的是纯理想的白噪声的noise.
我们现在讲的是demod需要解调的信噪比，这个是在tuner的中频输出。所以中频的输出的noise肯定不止这些啦。

不用挖空的，避开就行了

正解