谁给推荐一个频率较高的PLL,比如10GHz以上的...

12-10

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倍频＋分频锁相

一般都这么做吗?没有直接用10GHz VCO在环里的?

计划用什么工艺做？
指标如何？

如果用cmos做，而且resolution，channel number要求高一些，这个课题还是很难的

工艺可能是SiGe,指标目前还没什么数，先尝试熟悉一下设计过程

我觉得除了divider前面两级需要有些技巧，vco buffer需要仔细调调，没有其他很难的地方吧。和传统射频pll一样的东西都是。
.13um的cmos应该也可以了。

看pll的侧重点了，
如果phase noise/jitter要求高，VCO，power supply rejection很关键，建议用fully differential结构
如果是fixed integer-N或者很少的几个division ratio，divider会很容易，如果是有很高的channel resolution，prescaler的设计会花很多时间，当然前提是功耗需要控制，如果功耗没有特别限制，那也很容易
对于Spur或者static phase offset，如果vdd很低，比如1V，那么就要特别小心charge pump的mismatch，当然还有leakage，不过90nm及以上还不用特别注意
还有一些其他的，如substrate noise coupling(如果有很大的on-chip digital switching activities的话)
总之，如果有过GHz pll ic design的经验，应该不是很大问题，否则，还是需要花些时间的

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