求Gardner算法的Verilog程序

目前gardner定时出现了点问题：发射和接受时钟频率不一致导致了，需要重采样，如果是准确的2倍采样的话程序工作正常，但是，时钟不一致时，NCO也可以控制什么时候删除或者增加采样点，而且由此导致的插值位置也可以确定，但是此时的插值样点的输出不知如何确定？在FPGA里时序感觉有问题？这个问题困惑了我好久啊，哪位有该算法的Verilog或者VHDL程序？能否提供参考一下？请不吝赐教！
下图为我手画的示意图，红方框表示插值后的输出，黑圆圈表示实际得到的采样值，问题存在于从10（比如）个点中回复出多余10点的样值。

 未命名.bmp

需要合作吗

不需要  但是可以考虑交换  你又什么需要的技术或程序   信号处理机或者优化方面的

先做matlab仿真，原理清楚，代码不是问题。

鄙人目前是自己写的代码改作16QAM的位同步出现问题，那位有gardner的VHDL源代码，请发给我参考一下啊，谢谢了