请问从veriloga代码怎么生成原理图？
05-08
我是个新手，我用verilog-a编写行为级模型,现在代码已完成但是不知道怎么生成原理图用的symbol,帮助文档中写的很简单,没怎么说,例子里面虽然有,但是看不出是怎么生成的?请大家使用过的帮帮我,谢谢！
编译和LOAD之后，我自己画了symbol,但在另外的电路插入的时候没有参数（parameters），仿真出错（incorrect numbers of terminals),有知道的大虾指导一下吗?
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